[전자재료실험] MOS 캐패시터
등록일 / 수정일- 페이지 / 형식
- 자료평가
- 구매가격
- 2013.04.11 / 2019.12.24
- 9페이지 /
hwp (아래아한글2002) - 평가한 분이 없습니다. (구매금액의 3%지급)
- 1,200원
최대 20페이지까지 미리보기 서비스를 제공합니다.
자료평가하면 구매금액의 3%지급!
1
2
3
4
5
6
7
8
9
- 목차
-
1. 실험 목표
2. 이론적 배경
3. 실험 방법
4. 결과 및 고찰
- 본문내용
-
1. 실험 목표
MOS를 직접 제작하고 공정을 이해하고, Dielectric 재료와 두께에 따른 MOS 특성 및 구동원리를 이해한다.
2. 이론적 배경
그림 1에 나타낸 바와 같이 p형 실리콘(Si) 표면에 2개소에 n+층을 형성하고, 그 위에 음성 전극을 붙여 한편의 전극을 소스(source), 다른 편을 드레인(drain)이라 한다.
소스와 드레인 사이에 p형 Si의 상부에 절연층을 만들고, 그 위에 전극을 붙여 게이트(gate)라 한다. 이와 같은 구조를 한 것을 MIS(metal-insulator-semiconductor) 트랜지스터 또는 절연 게이트(insulated gate)형 트랜지스터라 한다. 절연층으로서 산화막()이 쓰이는 경우가 많으므로 MOS(metal-oxide-semiconductor) 트랜지스터라고 한다.
<그림 1> MOSFET
게이트에 전압을 인가하지 않을 때 반도체 표면은 p형으로 있으므로, 소스와 드레인 사이에 n+p n+구조로 전류가 거의 흐르지 않는다.
그러나 게이트가 충분히 큰 정(+) 전위로 되면 절연층이 용량의 역할을 하므로 p형 Si는 바로 아래에 전자(p형에서는 소수 캐리어)를 모아 표면이 n형으로 반전하므로 n+n n+으로 되어 도전성을 갖는다. 전도형의 변화된 영역을 반전층(invertion layer)이라하고 도전성을 갖는 영역을 채널(channel, 이 경우는 n채널)이라 한다. n형 Si를 쓰면 p채널이 생긴다. 이 채널의 도전성은 게이트 전압을 바꾸면 변하므로, 이것을 전계효과트랜지스터 (FET : Field effect transistor)라 한다.
충분히 큰 게이트 전압이 인가되어 있어 표면이 완전히 n형으로 반전되어 있는 경우 드레인 전류() - 드레인 전압()의 관계에 대해서 설명한다.
낮은 에 대해서 소스 ․ 드레인 간의 채널 영역은 저항체와 같이 - 특성은 직선 관계를 나타낸다. 가 증가하면 게이트와 n형 반전층 사이의 평균적인 전위차가 적게 되어 절연층에 걸리는 전계가 약해지므로, 반도체 표면에 유기되는 부(-)의 전하량이 감소해서 채널의 도전성이 저하되고 - 특성은 직선 관계에서 멀어지기 시작한다. 더욱 를 증가시키면 드레인 전극 주변의 절연층에 걸리는 전압이 더욱 감소해서 반전층을 유지 할 수 없게 된다. 이 경우의 드레인 전압을 로 나타내면, 이 전압에서 드레인 근처에서는 반도체 표면의 채널이 없어져 공핍층으로 된다. 이것을 핀치오프(pinch off)라 한다. 채널(반전층)의 단(점P)에 있어서 전위는 게이트 전압 을 인가해서 그 점에서 반전층을 형성하는 데에 꼭 필요한 값으로 되고 있다. 가 어느 값 ()을 넘으면 가 증가했어도 그 대부분이 공핍층에 인가되어 반전층단(점 P)에 있어서 전위가 거의 변하지 않고, 단지 점 P 가 약간 소스 쪽으로 이동된 것뿐이다. 드레인 전류는 반전층을 흘려서 점 P에서 공핍층으로 날아드는 캐리어에 의해서 형성된다. 이 전류의 크기는 반전층의 소스단에서 점P까지의 전위차로 정해지고, 점 P는 약간 밖에 이동되지 않으므로 가 변해도 거의 변하지 않는 포화치로 된다.
자료평가
-
아직 평가한 내용이 없습니다.
