[디지털회로]설계에 있어서 고려해야 할 타이밍 문제
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- 목차
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1. Setup timing violation
2. Hold timing violation
3. 합성에 있어서 Setup/Hold timing 의 고려
- 본문내용
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즉 그림 1에서 볼 때 플립플롭의 클럭이 상승에지일 때 출력 Q로 전달되어야하는 입력 A의 값이 아직 정해지지 못한경우에 setup time violation이 발생합니다. 예상할 수 있듯이, 그 입력 A의 값은 바로 앞단의 combinational logic의 출력이므로 combiational logic의 딜레이가 너무 크다는 것을 알 수 있습니다.
만일 어떤 회로의 setup time requirement(셋업타임요구조건)이 1ns이고 클럭 주기가 10ns이라고 한다면 그림 2에 보인바와 같이 플립플롭의 클락 상승에지가 있기 이전 1ns 이전에는 유효한 입력 데이터 A가 도착해야 함을 의미합니다.
(참고) Slack의 개념
그림 3에 보인바와 같이 setup time interval의 가장빠른 경계(시간상 한계점)부터 데이터가 실제 도착한 시간사이의 절대시간간격을 Slack이라고 부릅니다.
따라서 Slack의 값이 음의 수(negative value)이면 setup timing violation이 발생하였음을 알 수 있습니다.
2. Hold timing violation
모든 순차로직은 hold time requirment가 존재하며, 이는 hold time 동안은 유효한 데이터가 계속 변하지 않고 유지외어야 함이 필요하다는 것입니다. 만일 홀드타임동안 유효한 데이터가 유지외지 못하면 hold timing violation이 발생됩니다.
Hold time violation은 너무빠르게 설계되었을 때 주로 발생합니다. 예를 들어 상승에지에 동작하는 플립플롭이 입력값을 인지하기도 전에 입력이 바뀌면 hold time violation이 발생합니다. 그림 3의 예에서는 홀드타인요구조건이 1ns인 경우이며, 이러한 경우에는 클럭상승 에지를 기준으로 최소 1ns동안은 값을 유지하고 있어야 합니다.
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