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X선관에는 전자발생장치인 가열된 필라멘트로 된 음극과 대개 텅스텐으로 된 양극이 유리관 내부에 장착되어 있다. X선관은 고속으로 운동하는 전자가 물질에 충돌하면 X선이 생성된다는 원리를 이용한 것이다. 1913년 미국의 공학자인 윌리엄 데이비드 쿨리지에 의해 최초의 X선관 설계가 완성되었다.
5페이지 | 1,100원 | 2004.08.21
X년 2학기에 수강한 ‘에너지공학설계실험2’라는 수업을 통해 12월 16일부터 20일까지 한국원자력연구원의 탐방프로그램에 참여하게 되었습니다. 프로그램을 통해 연구원의 핵심인 ‘하나로’ 내부를 볼 수 있었습니다. 그리고 ‘하나로’를 이용해 방사성 동위원소들을 생산하고 연구하는 모
15페이지 | 3,000원 | 2023.02.01
설계, 보험료상승X 동일보험료-다양한 특약부가로 사망 및 생존(진단,입원,수술등)보장, 고객맞춤형 보장 설계-주요질환 3대질병(암,뇌출혈,급성심근경색증) 발병시 치료비 추가보장 및 고액암 보장강화 -납입면제세제혜택(근로소득자 납입연간보험료100만한도 12%세액공제)1종(해약환급50%)2종 표준
11페이지 | 12,500원 | 2024.01.13
Guideline for Term Paper(자율설계)1. Term Paper Upload Due Date : June 7 (Mon), 2009è Upload the term paper onto “03-자율설계\4-Final Report” folder at www.i-mfg.comè set file name with your team namee.g., 자율설계-팀명.doc(x)è Also upload the IDEF0 modeling file(자율설계-팀명.AI0) onto the same folder2. Late submission will cause 30% penalty.3. The term paper s
10페이지 | 1,100원 | 2010.08.20
설계(Design )선명시 연구 진행시 설계는 단단히 구조화전개 연구 진행시 설계는 느슨하게 구조화자료(Data )전개 연구 진행시 자료는 비체계화전개연구에선 일정카테고리나 코드를 사용하지 않고 모으기만 함실증 연구 완료 전까지 특정조사문항 발견X선명시 연구 진행시 자료는 미리 체계화전개
23페이지 | 1,900원 | 2012.03.28
설계접근법(non-experimental evaluation design), 전실험 평가설계접근법(pre-experimental evaluation design)→ 설문지 조사, 지표 개발 및 적용→ 평가 이론, 평가설계모형에 기초 X→ 자의성과 측정의 오류→ 내적 타당성 및 신뢰성의 저하*설문조사 → 외적 타당성 문제 Part 1 정책평가 방법에 관한 논의(1) 정책평
43페이지 | 4,000원 | 2019.01.16
암거 보고서Project index21.암거 교량 창의 설계1)암거의 뜻과 종류2)Brainstorming & Mind map3)x y축, 토목나무, 토목삼각형2.울산대 건설환경공학부1)울산대 건설환경공학부2)울산대 건설환경공학부 교과목 및 교수3)x y축, 토목나무, 토목삼각형3.연세대 교과목1)연세대학교 사회환경시스템공학부2)연세
43페이지 | 800원 | 2019.05.14
[정책평가론 C형] 진실험의 기본논리와 장단점을 설명하시오
설계의 기본논리1. 진실험설계의 개념인과관계 검증을 목적으로 하는 조사의 설계에서 추정된 원인(X)과 결과(Y)간에 인과성이 존재한다는 것을 입증하려면, ① 변수 X와 Y가 공동변화(covariation)한다는 사실을 입증하고, ② 현상 발생의 시간적 선후관계(time order)를 분명하게 밝혀야 하고, ③ 허위관계(sp
5페이지 | 3,500원 | 2011.03.27
설계를 위한 기초 작업으로 사용되었다. 가록관리 분야에서는 일상적인 업무를 수행하는 과정에서 기록을 생산하고 획득할 수 있도록 기록관리시스템을 설계하는데 사용한다. KS X ISO 15489에서는 업무활동을 분석하기 위해서는 다음 사항을 확인하고 분석해야한다: a) 조직의 목표와 전략, b) 다음 목표
10페이지 | 800원 | 2016.04.16
[디지털 회로설계] 1-Bit Full Adder를 통한 4-Bit Full Adder 설계
설계하여 adder에 대한 이해도를 높인다. N-bit adder로 확장하는 방식을 익혀 계층구조를 이해하고 VHDL의 PORT MAP 사용법을 익힌다.2) 방법 : (1) 1 bit adder의 truth table을 구하고 카르노맵을 이용하여 minimization한다.(2) 최소화한 식으로 1-bit adder을 VHDL 언어로 설계한다. 이때 입력은 x와 y이며 출력은
9페이지 | 1,800원 | 2013.12.23