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[VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용
Digital Stop Watch1. 수행 목적Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 장점이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡
11페이지 | 2,000원 | 2014.03.26
☉스탑워치 VHDL 설계☉library ieee;use ieee.stdlogic1164.all;use ieee.stdlogicarith.all;use ieee.stdlogicunsigned.all;entity stop isPORT(CLK : in stdlogic;SWA : in stdlogic;SWB : in stdlogic;SWC : in stdlogic;SWD : in stdlogic;SEGDATA : out stdlogicvector(7 downto 0);SEGCOM : buffer stdlogicvector(7 downto 0));end stop;architecture arc of stop issigna
10페이지 | 2,000원 | 2013.12.23
[전자전기컴퓨터]VHDL실험(Gray counter , 신호등제어기, Range checker)
ECE LAB POST REPORTVHDL Practice IV과목명:회로실험III담당교수:이문규 교수님담당조교:구본산 조교Group Name:Second To NoneGroup Members:김재웅 (199942036)김주남 (199942040)Date submitted:2004-06-02Abstract이 실험은 VHDL활용의 네 번째로서 실질적인 상황에서 VHDL code를 작성하는 것에 목적을 두고 있다. 세부 실험내용
26페이지 | 1,000원 | 2004.06.28
VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비
디지털공학실험 - VHDL 실습(D-FF, JK-FF, 8-bit counter) 예비보고서가. D 플립플롭D 플립플롭은 입력 데이터를 출력에 단순히 전달하는 플립플롭으로 중요한 기능은 클럭 펄스CP에 따라 동기 되어 전달된다는 점이다. 즉 입력 데이터를 변경하더라도 출력은 바로 바뀌지않으며 CP가 ‘H가 되는 시점에 변경된
5페이지 | 1,000원 | 2021.01.07
VHDL 실습(8bit Counter, State Machine) 결과
디지털공학실험 - VHDL 실습(8bit Counter, State Machine) 결과 보고서1. 8Bit CounterClrN LdN P T1 D1&D2 Q0 X X X X 000000001 0 X X D1&D2 D1&D21 1 1 1 D1&D2 D1&D2+1..................☞ 이번에 설계한 8비트 카운터는 4비트 카운터 2개를 이용하여 구성하였다. 2개 중 왼쪽(앞쪽)
7페이지 | 1,000원 | 2021.01.07
VHDL 실습(AND, OR, NOT, NAND, NOR) 결과
디지털공학실험 - VHDL 실습(AND, OR, NOT, NAND, NOR) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.① AND입력 A 입력 B 출력 C0 0 00 1 01 0 01 1 1☞ AND gate는 입력이 둘 다 1이여야 출력이 1이다. (곱의 의미)② OR입력 A 입력 B 출력 C0 0 00 1 11 0 11 1 1☞ OR gate는 입
9페이지 | 1,000원 | 2021.01.07
VHDL 실습(D-FF, JK-FF, Counter) 결과
디지털공학실험 - VHDL실습(D-FF,JK-FF,Counter) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.⓵ D-FF입력 출력CLK D Q↑(상승) 0 0↑(상승) 1 1↓(하강) 0 유지↓(하강) 1 유지☞ D-FF은 어떠한 CLK이 작용하였을 때, 입력이 그대로 출력이 되는 플립플롭이다. 여기에
9페이지 | 1,000원 | 2021.01.07
VHDL 실습(XNOR, MUX, FullAdder, 4-bit FullAdder) 결과
디지털공학실험 - VHDL 실습(XNOR, MUX, FullAdder, 4 Bit FullAdder) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.⓵ XNOR입력 A 입력 B 출력 C0 0 10 1 01 0 01 1 1☞ 시뮬레이션에서 보듯이 입력 A, B가 모두 0 또는 모두 1 일 때 출력 C가 1이 되고, A와 B가서로 다를
9페이지 | 1,000원 | 2021.01.07
논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
논리회로설계 - vhdl을 이용한 도어락(door lock) 설계 1. 도어락의 개요도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.2. 입력, 출력 및 상태① 입력- 클럭 : clk- 리셋 : rst- 입력버튼 : psstart- 종료버튼 : psend- 수정버튼 : psmod- 비밀번호
13페이지 | 2,000원 | 2014.03.26
[디지털시스템] VHDL을 이용하여 ALU[Arithmetic logic unit]을 설계
VHDL Code 및 시뮬레이션가. Logic unitLibrary ieee;use ieee.stdlogic1164.all;use ieee.stdlogicunsigned.all;entity Logicunit isport( sel : in stdlogicvector(1 downto 0);A,B : in stdlogicvector(7 downto 0);Logicunit : out stdlogicvector(7 downto 0));end Logicunit;architecture dataflow of Logicunit isbeginprocess(sel, A, B)beginif (sel = 00) thenLogicunit
9페이지 | 1,800원 | 2013.12.23