System On Chip 설계 및 응용 - 시계 + 스탑워치 + 시간설정 + 알람설정 구현
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2. VHDL 소스 설명
① easy_clock.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity easy_clock is
port (
clk_in : in std_logic;
resetn : in std_logic;
switch : in std_logic_vector(8 downto 0); //숫자switch 입력 벡터로 선언(1~9)
led_out : out std_logic_vector(7 downto 0);
dot_col_reg : out std_logic_vector(9 downto 0); //dot matrix 의 열 벡터로 선언(세로10개)
dot_raw_reg : out std_logic_vector(13 downto 0); //dot matrix 의 행 벡터로 선언(가로14개)
segout : out std_logic_vector(7 downto 0);
segcom : out std_logic_vector(7 downto 0));
end easy_clock;
architecture translated of easy_clock is
component clock is
port (
clk_in : in std_logic;
resetn : in std_logic;
buzzer : out std_logic; //알람 시간이 되면 ‘0’으로 신호를 바꿔 alarm_dot로 출력 함
onesec,tensec,onemin,tenmin : in integer range 0 to 15; //설정한 분,초를 setclock으로부터 입력 받음
hour,hour_a : in integer range 0 to 23; //설정한 시간(24시간 범위)을 setclock으로부터 입력 받음
onesec_a,tensec_a,onemin_a,tenmin_a : in integer range 0 to 15; //설정한 알람시각을 setalarm으로부터 입력 받음
index : in std_logic_vector(2 downto 0); //스위치 입력에 따른 모드변경을 위한 값 입력
segdata : out std_logic_vector(31 downto 0)); //현재시각을 seven_seg의 data로 연결됨
end component;
component stopwatch is
port (
clk_in : in std_logic;
resetn : in std_logic;
index : in std_logic_vector(2 downto 0);
put : in std_logic_vector(2 downto 0);
segdata : out std_logic_vector(31 downto 0)); //스탑워치 타이머 데이터 seven_seg의 data0로 연결됨
end component;
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