[정보통신]디지털 시계의 설계
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- 목차
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1.Digital Clock 의 이론 및 구성
2.시계의 VHDL Source Program
3.Timing Simulation
4.동작과정 분석, 구현
- 본문내용
-
1. Digital Clock 의 이론 및 구성
1초 발생기(Seconder) ; 1MHz분주기
클럭주기가 1MHz인 입력을 받아서 1000000번이 경과되면 1초가 되도록 설계한다.
컴포넌트: sep.vhd
초의 2자리 수를 각 자리수로 분리한다.
60진 Second_Count, 0~59….s_clk
60진 Minute_Count, 0~59….m_clk
24진 Hour_Count, 0~23…..h_clk
2. sep.vhd: 초의 2자리 수를 각 자리수로 분리하는데 사용한다.
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SEP IS
PORT(T :IN INTEGER RANGE 0 TO 59;
TEN , ONE :OUT INTEGER RANGE 0 TO 9);
END SEP;
ARCHITECTURE BEHAV OF SEP IS
BEGIN
PROCESS(T)
BEGIN
IF T <=9 THEN TEN <=0; ONE <=T;
ELSIF T <=19 THEN TEN <=1; ONE <=T-10;
ELSIF T <=29 THEN TEN <=2; ONE <=T-20;
ELSIF T <=39 THEN TEN <=3; ONE <=T-30;
ELSIF T <=49 THEN TEN <=4; ONE <=T-40;
ELSIF T <=59 THEN TEN <=5; ONE <=T-50;
ELSE TEN <=0; ONE <=0;
END IF;
END PROCESS;
END BEHAV;
2. 1초 발생기 : Seconder.vhd
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SECONDER IS
PORT(CL, RST : IN STD_LOGIC;
SEG5,SEG6 : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END SECONDER;
ARCHITECTURE MIXED OF SECONDER IS
FUNCTION DIS_SEG(CNT : INTEGER RANGE 0 TO 15) RETURN STD_LOGIC_VECTOR IS
VARIABLE SEG_DEC : STD_LOGIC_VECTOR (7 DOWNTO 0);
BEGIN
CASE CNT IS when 0 => seg_dec := "11000000";
when 1 => seg_dec := "11111001";
when 2 => seg_dec := "10100100";
when 3 => seg_dec := "10110000";
when 4 => seg_dec := "10011001";
when 5 => seg_dec := "10010010";
when 6 => seg_dec := "10000010";
when 7 => seg_dec := "11011000";
when 8 => seg_dec := "10000000";
when 9 => seg_dec := "10011000";
when others => seg_dec := "11111111";
END CASE;
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