예비보고서 논리 게이트 및 부울 함수의 구현

논리식과 기본 정리를 이용하는 간략화Y = A′BC′ + A′BC + ABC= A′BC + A′BC + A′BC + ABC= A′B(C′ + C) + BC(A′ + A)= A′B + BC② 카노맵 방법카노맵에서 ‘H’를 묶으면 다음과 같고 공통항을 논리식으로 쓰면 아래와 같다.Y = AB + AC3) 논리식의 구현간략화된 논리식을 소자로 구현하는 방법은 사용하는 소자에 따라 다양하나 여기서는 게이트를 사용하는 방법만을 소개하며 위의 식을 아래와 같이 구현 할 수 있다.3. 예비보고가. 이 장의 실험 목적에

디지털회로실험및설계 예비 보고서 #1( 기본 논리 Gate 및 TTL, CMOS I/F 실험 )과 목담당교수제 출 일학 번이 름1. 실험목표⚫ 기본 논리 Gate인 AND, OR, NOT Gate의 사용법을 숙지하고, TTL과 CMOS IC Interface시에 주의점에 대하여 실험을 통하여 확인하고 검증한다.2. 관련이론2.1 소개 및 기초 이론⚫ 논리 함수를 전자회로로 구현한 디지털 IC를 흔히 논리 게이트(Logic Gate)라고 한다. 이는 논리에 따라 디지털 IC가 게이트를 열어 1(High)를 출력하거나, 게이트를

게이트의 출력은 공통으로 출력할 수 있도록 함께 OR로 연결● 진리표상의 논리를 멀티플렉서로 구현(1) 선택 입력 : 진리표의 입력 변수(2) 채널 입력 : 주어진 A와 B의 입력 조합에 의한 출력값을 반영하기 위하여 LOW 또는 HIGH(3) A와 B의 선택 입력이 진리표 값대로 되면, 멀티플렉서의 출력은 채널 입력상에 있는 값에 따라 LOW 또는 HIGH로 될 것이다.(4) 진리표를 재현하기 위해 멀티플렉서를 사용하는 방법은 진리표상의 입력수를 갖는 최소의 선택 입

논리 연산의 형태를 표시하기 위한 작은 기호가 포함되어 있다. 구별되는 모양 기호들은 AND, OR 및 반전이라는 표준 부울 연산을 즉시 알아볼 수 있게 하므로 아직도 매울 널리 사용되고 있다. 이 기호들은 각각의 게이트들이 그림 4-1에 보인 것과 같이 양의 논리 기호 또는 등가인 음의 논리 기호로 표현될 수 있기 때문에 논리 네트워크의 분석을 가능케 한다. 위 두 가지 형태의 기호 모두 이번 실험에서 사용된다.AND, OR 및 반전 함수와 더불어 두 개의

논리상태를 측정하여 표 3에 기록한다.(7) A, B의 데이터가 표 3과 같이 되도록 절차 (5)와 (6)을 반복하면서 S3 SIMS0를 측정하여 표 3을 완성한다.(8) 4 비트 ALU 74181을 이용하여 회로 (f)를 구성하고 CLR=0으로 한 후, 1001을 B3 SIMB0에 넣고, 예비보고사항 (6)을 이용하여 1011로부터 제어신호를 생성하여 CONTROL에 넣어 곱셈 1011*1001을 수행하고 표 4에 기록한다.(9) 임의의 5값들을 추가로 선정하여 절차 (8)을 반복하여 곱셈을 수행하고 표 4에 기록한다.(10) 예비