레포트 (62)
[Verilog, HDL, 논리] Verilog 문법 정리
verilog 문법 정리Verilog HDL의 개념Verilog HDL은 왜 필요한가?1다양한 아이디어를 하드웨어적으로 쉽게 표현할수 있다.2전체적인 시스템이 빠르게 구성되어 문제점 미리 파악 및 개선3디지털 회로 레벨까지 구체화 시킬수 있다.Verilog HDL의 개념Verilog의 Abstaction LevelBehavioralRTL-dataflowGate-structuralLayout
17페이지 | 1,500원 | 2009.08.31
[Verilog프로그래밍]D래치, 플리플롭, shift register
1. 목적Verilog의 연속할당문을 사용한 래치 설계 방법과 always 문을 사용한 동작적 모델링 방법의 래치, 플립플롭 설계 방법을 익히고 이를 간단한 회로의 설계에 적용한다.2. 기초지식- feedback이 있는 dataflow 모델링 방법동작적 모델링에서 회로의 동작은 부울함수와 수식으로 기술 할 수도 있고 알고
6페이지 | 1,500원 | 2013.12.23
1. 목적지금까지 배운 Verilog에 대한 지식을 활용하여 여러 가지 순차회로를 설계함2. 기초지식- 여러 가지 순차회로에 대한 동작 이해레지스터레지스터는 n-bit 데이터를 저장하는 기억소자이다. 클럭에 동기가 되어 이루어지며 제어신호로 비동기 제어 신호인 reset, 동기 신호인 load가 있는데 동작은
3페이지 | 1,000원 | 2013.12.23
[학사] verilog HDL을 이용한 Xilinx ISE 7.1i 사용법과 설치, MoldelSim SE 6.0 의 시뮬레이션
verilog HDL 책을 구해 삼일동안 밤을 세워가면 봤지만.머리속에 남는건 거의 없는 듯 했다. 그래서 일단 예제로 있는 신호등 프로그램을 실행 시켜보기로 했다. 하지만 그것 조차도 힘들었다. ISE와 ModelSim 툴을 설치하여 환경을 맞추는 것이 왜그리 어렵던지.역시 여러번 실패하다보니 이제는 눈감고도
4페이지 | 1,800원 | 2012.09.13
모듈 및 시뮬레이션1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)㉮기본 시간 모듈`timescale 100ns/1nsmodule timergo(c1k,reset,commaa,secb,seca,minb,mina,hourb,houra,nighta,c1kb,c1kc);input c1k,reset;output 5:0 commaa, secb, minb, hourb;output 4:0 seca, mina;output 2:0 hour
15페이지 | 2,000원 | 2013.12.23
컴퓨터 응용 시스템 설계 실험 보고서 - verilog을 이용한 자판기 설계
컴퓨터 응용 시스템 설계 실험 보고서Vending Machine DesignⅠ. 서 론Not gate와 Nand gate 및 D-Flipflop을 사용하여 Vending Machine을 설계해보고 몇몇개의 옵션사항을 추가적으로 설계해본다.Ⅱ. 본 론 1. (LAB 3-1) Coffee&Sprite Vending Machine Design1$의 입력을 받으며 1$짜리 Coffee와 3$의 Sprite를 선택 할 수 있는 Vending Machine
5페이지 | 1,500원 | 2013.12.23
베릴로그*1. 베릴로그의 정의-베릴로그의 기원2. 베릴로그의 특징3. 베릴로그의 표현방법4. 플로리안이란 무엇인가?5. 베릴로그 시뮬레이터6. 베릴로그 시뮬레이션 방법- 목차*베릴로그(Verilog)는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어 (HDL)이다. 베릴로그 HDL이라고 부르기도 한다. 회
15페이지 | 800원 | 2016.03.06
VLSI_digital_circuit_design_Add_Shift_Multiplier_layout_simulation
VerilogDescription ofSource Coding모든 연산을 Behavior modeling 이 아니라 Structure , Data flow modeling 으로 구현하였다. 그러므로 CLK 가 필요가없었지만, Digital System 의 특성을 살려서 설계를 하고자 Positive CLK 에 동기화 시킨 Behavior Modeling 을구현하였다. 그러나 여전히 곱셈 결과값은 Structure , Data flow Modeling 에 의해
37페이지 | 5,000원 | 2012.11.03
부울대수의 간소화(2) : Verilog HDL code 이용1.실험 목적- 부울대수를 verilog HDL의 형태로 표현하는 방법을 이해한다.- verilog HDL code로 Quartus2를 이용하여 합성하고 Programming 하는 방법을 이해한다.2. 기본 이론Verilog HDL은 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어이다. 회로 설계, 검증, 구현등 여
2페이지 | 1,500원 | 2013.12.26
Verilog-HDL●베릴로그(Verilog)HDL 정의전자공학에서 하드웨어 기술 언어(- 記述 言語, hardware description language)는 전자회로를 정밀하게 기술하는 데 사용하는 컴퓨터 언어이다. 흔히 HDL이라고 줄여쓰기도 한다. 회로의 원하는 동작을 기술할 수도 있고, 원하는 회로 구조를 기술할 수도 있으며 시뮬레이션을
10페이지 | 1,800원 | 2014.03.26
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