레포트 (62)
[Verilog, HDL, 논리] Verilog 문법 정리
verilog 문법 정리Verilog HDL의 개념Verilog HDL은 왜 필요한가?1다양한 아이디어를 하드웨어적으로 쉽게 표현할수 있다.2전체적인 시스템이 빠르게 구성되어 문제점 미리 파악 및 개선3디지털 회로 레벨까지 구체화 시킬수 있다.Verilog HDL의 개념Verilog의 Abstaction LevelBehavioralRTL-dataflowGate-structuralLayout
17페이지 | 1,500원 | 2009.08.31
[Verilog프로그래밍]D래치, 플리플롭, shift register
1. 목적Verilog의 연속할당문을 사용한 래치 설계 방법과 always 문을 사용한 동작적 모델링 방법의 래치, 플립플롭 설계 방법을 익히고 이를 간단한 회로의 설계에 적용한다.2. 기초지식- feedback이 있는 dataflow 모델링 방법동작적 모델링에서 회로의 동작은 부울함수와 수식으로 기술 할 수도 있고 알고
6페이지 | 1,500원 | 2013.12.23
1. 목적지금까지 배운 Verilog에 대한 지식을 활용하여 여러 가지 순차회로를 설계함2. 기초지식- 여러 가지 순차회로에 대한 동작 이해레지스터레지스터는 n-bit 데이터를 저장하는 기억소자이다. 클럭에 동기가 되어 이루어지며 제어신호로 비동기 제어 신호인 reset, 동기 신호인 load가 있는데 동작은
3페이지 | 1,000원 | 2013.12.23
[학사] verilog HDL을 이용한 Xilinx ISE 7.1i 사용법과 설치, MoldelSim SE 6.0 의 시뮬레이션
verilog HDL 책을 구해 삼일동안 밤을 세워가면 봤지만.머리속에 남는건 거의 없는 듯 했다. 그래서 일단 예제로 있는 신호등 프로그램을 실행 시켜보기로 했다. 하지만 그것 조차도 힘들었다. ISE와 ModelSim 툴을 설치하여 환경을 맞추는 것이 왜그리 어렵던지.역시 여러번 실패하다보니 이제는 눈감고도
4페이지 | 1,800원 | 2012.09.13