레포트 (13)
verilog/verilog-codes/sr-flip-flop) JK 플립플롭: JK 플립플롭은 클럭드 S-R 플립플롭과 기본적으로 유사하며, 상태를 반대로 변환하는 토글 모드를 가진다.(출처 : https://www.youtube.com/watch?app=desktop&v=xe8ME6nYYHk) PRE와 CLEAR는 비동기 입력으로 CLK, JK입력에 상관없이 출력에 영향을 준다.PRE는 셋을하고, CLEAR는 리셋을
8페이지 | 2,500원 | 2024.02.21
비트인지, 64비트인지 알아보고 거기에 맞춰 설치를 해야하며 윈도우8의 경우 과거의 버전은 전혀 호환이 되지 않는다.다. 컴파일러와 시뮬레이터에 대해 설명하라.☞ 컴파일러 : 고급언어로 쓰인 프로그램이 컴퓨터에서 수행되기 위해서는 컴퓨터가 직접 이해할 수있는 언어로 바꾸어 주어야 한다.
16페이지 | 1,000원 | 2021.01.07
디지털 디자인 - 4비트 parity generator, 5비트 parity checker
디지털 디자인 - 4비트 parity generator, 5비트 parity checker1.even parity 4bit generator입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.(1) 진리표 (2)Boolean funtionP=w⊕x⊕y⊕z(3)karno map(4)schematic diagram(5)verilog HDL code(6)compile log analysis회로에 대해 간략한 합성결과를 알수있다.Compilation Report를 통해 설
7페이지 | 1,500원 | 2015.02.06
기초부터 응용까지 Verilog HDL- 다음은 4비트 덧셈 뺄셈기의 논리 회로 이다.1. 위의 논리 회로를 Gate level modeling 방법을 사용하여 Verilog 코드를 코딩하시오.Gate level modelingmodule AddSubtractioninput m;input 3:0 a,b;output 3:0 s;output c,v;wire 4:1 cn ;wire 3:0 n ;xor U1(n0,m,b0);xor U2(n1,m,b1);xor U3(n2,m,b2);xor
4페이지 | 1,200원 | 2013.12.23
비트 레지스터를 포함한 레지스터 파일을 설계하고 동작을 확인하시오.(2) (도전문제) 앞에서 설계한 레지스터 파일을 사용하여 다음과 같은 FIFO를 설계하고 동작을 확인하시오.module FIFO(clk, reset, read, write, din, dout, empty, full);- read가 1이면 FIFO의 맨앞의 레지스터 값을 dout으로 출력하고 FIFO 맨앞 위치
3페이지 | 1,000원 | 2013.12.23
Verilog HDL 코드module VendingMachine (Clock, Cancel, Selectbit, In, Change, Control, Out);input Clock;input Cancel;input Selectbit;input 1:0In; output reg Change;output reg Control;output reg 1:0Out;reg 4:0 state;reg 4:0 nextstate;parameter 4:0S0 = 5b00000;parameter 4:0S1 = 5b00001;parameter 4:0S2 = 5b00010;parameter 4:0S3 = 5b00011;parameter 4:0S4 = 5b0
26페이지 | 2,500원 | 2013.12.23
[Verilog프로그래밍]D래치, 플리플롭, shift register
비트 단방향 shift register를 nonblocking 할당문을 사용하여 설계하고 동작을 검증하시오. (출력 신호는 q3:0이고 상위비트에서 하위비트로 shift가 되며 최상위 비트는 shiftin입력 값으로 채워진다.)module shift4(clk, e, q);input clk, e;output 3:0 q;reg 3:0 q;always @(posedge clk) begin
6페이지 | 1,500원 | 2013.12.23
Verilog-HDL을 이용하여 FPGA 보드에 프로그래밍 되어 있다. 외부 메로는 DDR2 SDRAM을 사용하였다. 실제로 얼마나 많은 게이트를 사용하여 칩이 구현되었는지 결과를 첨부하면 다음과 같다.표 III: 제안하는 시스템의 공간적 크기Module게이트PercentageReceiver8386.33 %Transmitter8566.47 %Stereophonic Sound Generation7,49
23페이지 | 1,900원 | 2012.06.16
[Verilog, HDL, 논리] Verilog 문법 정리
비트 신호 선택연산자Port 선언Task와 function 비교`include 문 / `define 문Time scale commandClock 정의와 timing 제어Assign 문에 의한 조합회로Always 문에 의한 조합회로Function문에 의한 조합회로Always 문에 의한 순서회로하위 모듈 호출논리 합성 모듈의 5가지 유형단순한 조합회로복잡한 조합회로복잡한 조
17페이지 | 1,500원 | 2009.08.31
결과 보고서연산 회로 설계 실험결과 보고서4비트 덧셈/뺄셈기그림 1 verilog code그림 2 waveform그림 3 Time analyzer입력출력AiBiAdd/SubtractS3S2S1S0오버플로우34+01112-3-1111-42+111074+10111-2-3-0001표 1 4비트 덧셈기/뺄셈기의 진리표실험 과정에 따라 Max Plus를 이용하여 verilog 코딩
9페이지 | 1,400원 | 2008.09.02
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