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OPAC(Online Public Access Catalog) 평가 기준에 따른 도서관 분석- 서울대 도서관, 이화여대 도서관, 가천대 도서관을 중심으로-Ⅰ. 서론1. 들어가며2.0의 시대가 도래했다. 2.0은 개방공유참여를 중심으로 한 새로운 패러다임이다. 도서관계의 동향은 어떠할까. 이미 Library 2.0, OPAC(Online Public Access Cataolg) 2.0
54페이지 | 5,000원 | 2019.01.07
0 규격을 준수하여야 한다. 그림1. RSS를 이용한 콘텐츠 수집 과정 RSS 피드 수집기가 웹 사이트에 흩어져 있는 RSS XML파일들을 PC로 불러오기 때문에 RSS를 사용할 경우에는 해당 사이트로 직접 방문하지 않고도 자신이 관심을 갖고 있는 정보를 일목요연하게 볼 수 있다. RSS 데이터 구조: RSS의 데이터는
12페이지 | 1,200원 | 2010.07.30
Cyber Library ver 1.0순 서• 개 요• 팀 명 및 팀 구성원• 진 행 계 획• 세 부 일 정• 프 로 젝 트 자 원• 조 직 체 계• 시스템 구조도• UI 설계• 모듈 설계• 개발 후기• 개발목적과 필요성- 우리 일상에서 도서는 우리에게 많은 것을 제공- 많은 양의 도서를 효율적으로 관리, 유지 필요성
26페이지 | 1,000원 | 2016.03.06
도서관경영-User Characteristics and Uses
0. Companions11. Political Preference12. DistanceSets of PredictorsConclusionsUser Characteristics and UsesUser Characteristic and Uses목표 이용자 특성이 도서관 이용을 얼마나 잘 예측하는지?비슷한 수준으로 동기화 된 후에도 이용자 특성의 예측 검정력은 의미가 있는지?User Characteristics and Uses1. Education선행연구Berelson : 대
31페이지 | 1,300원 | 2016.11.10
0 to 3));end mealy;architecture Behavioral of mealy iscomponent countermealyPort ( mclk : in STDLOGIC;mreset : in STDLOGIC;minput : in STDLOGIC;moutput : out STDLOGICVECTOR (0 to 3));end component;type stmealy is( a, b, c, d, e, f, g);signal state : stmealy;signal sinput : stdlogic;signal noutput: stdlogic;beginstage0: countermealy PORT MAP(mclk,ms,noutput,lo
9페이지 | 1,000원 | 2017.05.30
Design of Digital Clock (디지털 시계의 설계)개 요Digital Clock 의 이론 및 구성시계의 VHDL Source Program Timing Simulation동작과정 분석, 구현1. Digital Clock 의 이론 및 구성1초 발생기(Seconder) ; 1MHz분주기클럭주기가 1MHz인 입력을 받아서 1000000번이 경과되면 1초가 되도록 설계한다.컴포넌트: sep.vhd초의 2자리 수
21페이지 | 1,600원 | 2010.07.20
System On Chip 설계 및 응용 - 시계 + 스탑워치 + 시간설정 + 알람설정 구현
0); //숫자switch 입력 벡터로 선언(1~9)ledout : out stdlogicvector(7 downto 0);dotcolreg : out stdlogicvector(9 downto 0); //dot matrix 의 열 벡터로 선언(세로10개)dotrawreg : out stdlogicvector(13 downto 0); //dot matrix 의 행 벡터로 선언(가로14개)segout : out stdlogicvector(7 downto 0);segcom : out stdlogicvector(7 downto 0));end easyclock;archi
47페이지 | 3,000원 | 2014.03.26
digitalclock.VHDDIGITALCLOCK에 대한 FINAL FILELIBRARY IEEE;USE IEEE.STDLOGIC1164.ALL;ENTITY digitalclock ISPORT ( 10KHz 클럭입력CLK : IN STDLOGIC; 모드 변환 버튼 SWMODE : IN STDLOGIC; 설정 위치 변경 버튼SWF1 : IN STDLOGIC; 값 변경 버튼SWF2 : IN STDLOGIC; 7segment dataSEGMENT : OUT STDLOGICVECTOR (7 DOWNTO 0); 7segment 디스
20페이지 | 1,000원 | 2006.08.11
☉스탑워치 VHDL 설계☉library ieee;use ieee.stdlogic1164.all;use ieee.stdlogicarith.all;use ieee.stdlogicunsigned.all;entity stop isPORT(CLK : in stdlogic;SWA : in stdlogic;SWB : in stdlogic;SWC : in stdlogic;SWD : in stdlogic;SEGDATA : out stdlogicvector(7 downto 0);SEGCOM : buffer stdlogicvector(7 downto 0));end stop;architecture arc of stop issigna
10페이지 | 2,000원 | 2013.12.23
◆ logic11.소스library ieee;use ieee.stdlogic1164.all;entity logic1 isport(a,b,c :in bit;y :out bit);end logic1;architecture sample of logic1 issignal w, x : bit;beginno1: process(a,b)beginif (a=1) or (b=1) then w
26페이지 | 2,500원 | 2014.01.14
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- 스트래들링 Straddling 양다리걸치기 을 선택하는 것이 좋은지 그렇지 않은지 본인이 생각하는 이유를 제시하고 성공사례 혹은 실패사례를 간략히 정리 후 이에 대한 의견을 제시하시오.
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- 알렉산더 회로이론 제 7판 실전문제
- 자신의 생각이나 의견이 상대방에게 성공적으로 설득했던 경험을 상황‧행동‧결과 중심으로 구체적으로 기술하시오.
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- 조선시대에 원납이라는 구황제도가 있습니다. 이 구황제도를 현 시대에 활용하는 것에 대해 토론하시오
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