[반도체공정실험] MOS capacitor 직접 제작, 공정

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2013.03.20 / 2019.12.24
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목차: 1. 실험목적
2. 실험이론
① MOS capacitor
② 증착방법의 원리와 종류
(a) 증착 방식
(b) 증착 방법
(c) Photolithograhy
3. 실험과정
4. 변수 및 결과
① 실험 변수
② 실험 결과
5. 결과분석
① 1조 결과분석
② 1조, 2조 결과 비교분석
③ 1조, 3조 결과 비교분석
6. 결론
7. 참고문헌

본문내용: 1. 실험목적
MOS capacitor를 직접 제작하면서 그 공정을 이해하고, Metal층과 Oxide층, 공정과정의 종류를 변수로 놓고, 각 device별로 C-V와 I-V를 측정하여 각각의 변수가 Capacitance와 Current에 어떤 영향을 미치는지에 대하여 분석해 본다.

2. 실험이론
① MOS Capacitor
(a) MOS Capacitor의 구조

MOS capacitor의 구조
MOS는 Metal-Oxide-Semiconductor의 약자로, 금속 층과 반도체 물질로 되어 있는 두 개의 전극 사이에 절연체 역할을 하는 산화막이 들어있는 구조이다. 이러한 반도체 물질로, 원소 주기율표 4족에 속해있는 실리콘(Si), 게르마늄(Ge), 탄소(C) 등이 주로 사용된다. 이 중에서도 실리콘(Si) 소재가 가장 광범위하게 쓰이고 있다. 산화체 위에 있는 금속 층을 gate라고 하며, 여기에 인가된 전압에 따라 산화체 아래에 있는 반도체 기판 표면이 축적상태(accumulation), 공핍상태(depletion), 반전상태(inversion)로 바뀌게 된다.
MOS Capacitor는 크게 기하학적인 물리적 구조와 각각의 물성과 에너지 준위를 고려하여 만든 에너지밴드 구조로 나누어서 생각할 수 있다.

축적(Accumulation) 상태
(b) MOS Capacitor의 동작 원리
ⓐ 축적(Accumulation) 상태
VG의 전위가 VFB보다 낮을 때, 전계의 방향은 위쪽을 향한다. 이 전계로 인하여 산화물(oxide)층의 다수 캐리어인 정공이 산화막 층의 바로 아래 부분으로 모이게 된다. 이 모드에서 MOS구조가 Capacitor의 역할을 한다고 볼 수 있다.

공핍(Depletion) 상태
ⓑ 공핍(Depletion) 상태
VG의 전위가 VFB의 전위보다 높은 경우, VFB가 0이므로 VG가 0보다 큰 양의 전위를 갖기 시작하면, 전계의 방향은 아래쪽을 향하게 되고, 이 전계로 인하여 산화막 층의 바로 아래 부분에 축적되어 있던 정공은 아래쪽으로 밀려간다. 결과적으로 경계면 근처에는 캐리어가 없는 공핍 층이 형성되며 VG가 커짐에 따라 이 공핍 층의 두께도 두꺼워진다.

반전(Inversion) 상태
ⓒ 반전(Inversion) 상태
VG가 커질수록 공핍 층의 두께는 비례하여 계속 커지다가 어느 정도 이상 커지면 더 이상 커지지 않으며 대신 산화막 층의 바로 아래 부분의 소수 캐리어인 전자가 모이게 된다. P형 반도체에서 다수 캐리어인 정공 대신 소수 캐리어인 자유전자가 많아진 이 현상을 반전이라고 부른다. 반전 층을 형성시키기 시작하는 VG전압을 문턱전압이라 하고, VT라고 표시한다.

② 증착방법의 종류와 원리
(a) 증착방식
ⓐ PVD (Physical Vapor Deposition) PVD에 해당하는 증착법에는 스퍼터링(Sputtering), 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 레이저분자빔증착법(L-MBE, Laser Molecular Beam Epitaxy), 펄스레이저증착법(PLD, Pulsed Laser Deposition) 등이 있다. 이 방법들이 공통적으로 PVD에 묶일 수 있는 이유는 증착시키려는 물질이 기판에 증착될 때 기체 상태가 고체 상태로 바뀌는 과정이 물리적인 변화이기 때문이다. 많이 쓰이는 산화물 반도체나 GaAs 등을 증착시킬 때 PVD 방법들은 그 화합물들을 우선 소결하거나 녹여서 고체 상태의 target으로 제조해서 열이나 전자빔으로 휘발시켜 기판에 증착시키는 것이고 조금 더 복잡한 방법으로는 각각의 원료 물질을 cell(effusion cell)에 넣은 다음에 cell의 문을 열고 닫는 것으로 원료물질을 열, 레이저, 전자빔 등을 통해 기체 상태로 날려서 보내고 날아간 원료 물질이 기판에 닿았을 때 고체 상태로 변화됩니다. 이때 일단 기판에 붙은 물질의 화학적 조성은 기판에 도착한 기체상태의 물질의 조성과 같다. PVD는 증착시키려는 물질을 기체 상태로 만들어서 날려 보내는 것이므로 진공 상태에서 해주어야 한다. 즉, 중간에 다른 기체 분자들과 부딪혀서 기판에 닿지 못하거나 중간에 열을 잃어버려서 고체로 변해버리는 문제를 막기 위해 진공 환경에서 실험해야한다.

참고문헌: 1) Ben Streetman, 《Solid State Electronic Devices 6th》
2) 박장식, 송정근, 이준신, 최양규 공저, 《반도체공학》
3) MOSFET MEDELING FOR VSLI SIMULATION, Narain Arora. World scientific Robert F.Pierret, 《반도체소자공학》
4) 민홍식 외 3, 《Nanocad와 함께하는 반도체 소자》
5) 박광철, 「ALD 방법으로 형성된 다층 절연박막의 설계 및 특성에 관한 연구」, 한국과학기술원, 2009
6) 오창원, 「Electrochemical capacitance-voltage and Photovoltage spectroscopy」, Photonic & Electronic Thin film Lab
7) A. Bouazra, 「Current Tunnelling in MOS Devices with Al2O3/SiO2 Gate Dielectric 」, 2008
8) Fowles Grant R, 《Introduction to modern optics 2Edtion》

자료평가

보고서가 체계적으로 작성되어 있는 거 같음
50297***
(2021.03.12 17:05:08)

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