신소재공학 실험

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2009.01.13 / 2019.12.24
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목차: 1. 실험목적

2. 이론
1) Solder Reflow
2) 패키징
3) Wire bonding
4) Flip - chip
5) 유연솔더와 무연솔더의 차이점

3. 장비
1) Shear Test
2) EDS (Energy Dispersive Spectroscopy)
3) SEM (Scanning Electron Microscpoe)

4. 연구동향

5. 방법 / 과정
1)Electroless Ni immersion Au
2)Stencil Printing
3)Reflow
4)Shear Test(전단시험)
5)SEM & Mounting
6)Polishing
7)Etching + 관찰

6. 예상결과

7. 결과분석
1)Reflow 1회
2)Reflow 5회
3)Reflow 10회
4)기타문제점과 이유분석

8. 참고문헌

본문내용: 1. 실험 목적

1회, 5회, 10회의 각 reflow 횟수에 따른 계면의 IMC분석 및 전단실험을 통한 강도의 변 화를 측정하여 비교한다.

2. 이론

1) Solder Reflow

그림 1. Reflow 장비
출처 : blog.naver.com/reballing?Redirect=Log&logNo=80024357425

Solder Reflow 는 기판에 놓인 solder 를 고온을 가해 녹여서 기판에 고정시키는 공정이다. solder reflow 오븐을 써서 수행 된다. 이 오븐은 필요한 온도를 얻기 위해 두가지 방법을 쓰는데 보완적으로 쓰이는 IR(Infrared)Reflow와Convection Reflow가 있다. 현재 많은 오븐들은 이 두가지를 혼용하여 보다 나은 성능을 발휘하도록 하고 있다.

2) 패키징

패키징(Packaging)이란 반도체에 전기적 연결을 하고 열 방출 및 보호를 위해 물리적 기능과 형상을 부여하는 공정을 총칭한다. 반도체의 성능, 신뢰도, 가격 등에 큰 영향을 끼침에 따라 중요도가 올라가고 있다. 우리가 접하는 최종 반도체 제품의 크기와 무게는 바로 패키지에 의해 결정된다. 휴대용 전자제품이 소형화하면서 이에 반도체가 실장 될 공간은 더욱 줄어들고 있는 반면에 제품은 더욱 다기능화 되고 고성능화 되기 때문에 이를 뒷받침해 줄 반도체의 개수는 늘어나는 추세이다. 이러한 요구로 칩 크기와 거의 같은 크기의 패키지인 CSP(Chip Size Package)가 개발되어 상용화되고 있다. 최근의 패키지 개발 추세는 칩의 크기에 맞게 줄이는 것을 넘어서, SCSP (Stacked CSP)처럼 칩 위에 또 칩을 올려 쌓아올리거나 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 MCM(Multi Chip Module) 패키지 등이 급부상하고 있다.

3) Wire bonding

그림 2. 와이어본딩 기술을 이용해 연결한 칩
출처 : http://extra.ivf.se/ngl/A-WireBonding/ChapterA1.htm#A1.1
반도체공정으로 통해 만들어진 IC의 Die 혹은 Barechip은 사이즈가 너무 작아서 다른 회로들에 그대로 붙여 쓸수가 없다. 그래서 그것을 보통 패키징과정으로 통해 모양좋게 네모난 프라스틱에 담고 회로에 올라갈만한 외부단자(Lead Frame)로 뽑아내는데, 이러한 패키지 내부에서 IC Die의 PAD와 Lead Frame과는 얇은 선으로 연결하게 된다.
이렇듯 반도체 PAD에서 외부 단자로 연결하기 위해 심는 얇은 선들을 붙이는 것을 Wire bonding이라고 한다.
보통 전도도가 높은 금(Au)으로 된 Wire를 사용하며, 그 굵기는 보통 20~50um 사이가 된다. 패키징을 하건 Bare chip을 그대로 갖다쓰건간에 작은 IC를 외부단자에 붙이려면 Wire bonding이 필수적이며, Wire bonder 혹은 Wire bon
ding machine을 통해 붙여지게 된다.
이러한 Wire bonding 은 접합방법에 따라 Ball bonding과 Wedge bonding으로 나누어진다. 그림2. 에서 가운데 칩과 외곽의 Lead frame을 이어주는 얇은 선들이 바로 Wire bonding된 선들이다. 이렇게 Bonding Wire를 붙이게 되면 그 길이에 의해 인덕턴스가 발생하고, 또한 0.x ~ 1dB 에 달하는 loss를 감수해야 한다. 하지만 Bonding은 필수적이기 때문에 어쩔 수 없이 붙여야 하기 때문에, 미리 그 영향을 고려해서 예측하고 설계하는 수밖에 없다. 특히 RFIC/MMIC에서는 이렇게 늘어난 인덕턴스로 인해 입출력 매칭이 틀어지는 경우가 허다하다. 저주파와 달리 단순히 기생효과수준이 아니라 회로 특성을 비틀어버릴수도 있기 때문에 어려운 요소가 된다. 그것을 극복하기 위해서는 0.1~0.2nH 가량의 값을 미리 예측하여 고려하던지, 입출력 매칭을 아주 완벽하게 잡아 놓아야 한다. 그렇기 때문에 어떠한 경우던지 Wire bonding거리는 최대한으로 짧은게 좋다.

4) Flip - chip

참고문헌: □․ Flip chip solder bump형성 및 lead free solder와의 界面反應에 關한 硏究 - 이창열
□․ 플립칩용 Cu UBM과 Sn系 무연 솔더간의 界面反應에 關한 硏究 - 최혜란
□․ 김동룡, 광학기기 중심의 광학개론(P. 230 ~ 231), 2004, 상학당
□․ (http://super.gsnu.ac.kr/lecture/microscopy/semoptic.html)
□․ http://100.naver.com/100.nhn?docid=112501
□․ http://en.wikipedia.org/wiki/Polishing
□․ http://www.gnptech.com/public/information/introduction_2.html
□ '리플로우 솔더링의 횟수및 시효시간에 따른 솔더범프의 전단강도 변화 분석'
- 1999년 춘계학술대회
□․ 전자 패키징용 Sn-Pb 및 Sn-Ag계 솔더 범핑공정 연구 및 특성 연구 - 이광응
□․ http://en.wikipedia.org/wiki/Energy-dispersive_X-ray_spectroscopy
□․ http://www.empf.org/empfasis/jan01/eds101.htm
□ http://ion.eas.asu.edu/descript_eds.htm
□․ 곽범수, Sn-3.5Ag계 무연Solder의 젖음성 및 接合界面組織에關한硏究, 성균관대학교 과 학도서관 2001
□․ Howard H. Manko, Solders and Soldering Fourth Edition, McGraw-Hill, 2001
․ Giles Humpston, David M.Jacobson, Principles of Soldering and Brazing, ASM International, 1994

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