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fileicon[논리회로실험] Adder를 이용한 곱셈기 설계

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2006.02.23 / 2006.02.24
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소개글

[논리회로실험] Adder를 이용한 곱셈기 설계에 대한 자료입니다.

목차

1. 기본 개념

2. Verilog 코드 구현

3. Verilog 코드에 의한 시뮬레이션 결과

4. 토의 및 결론

본문내용

1. 기본 개념
● 곱셈의 원리
2진수의 곱셈은 승수의 낮은 자리수로부터 연속적으로 살펴가는 과정으로서, 승수의 비트가 1이면 피승수를 아래의 그대로 써주고 그렇지 않으면 0을 아래로 써준다.
다음의 한자리 높은 승수에 대해서는 왼쪽으로 한자리수만큼 이동하여 계산결과를 써준다. 이와 같이 모든 승수의 자리 수에 대하여 반복하여 수행하고 마지막으로 그 합을 더함으로써 곱셈의 결과를 얻을 수 있는 것이다.
● 배열 곱셈기
승수의 비트는 Y1,Y0,피승수의 비트는 X1,X0이고 결과와 Q3Q2Q1Q0인 2진곱셈을 생각해보면, 처음의 부분곱은 X1X0에 Y0을 곱한 것이고 이때에 두 비트의 곱셈은 모두가 1일 때에만 1이고 그렇지 않으면 0이 되므로 AND연산과 같다
따라서 2개의 AND게이트를 사용하여 처음의 부분곱을 계산할 수 있다.다음에 두 번째에 부분곱은 X1X0에 Y1을 곱하여 부분곱에 더하면 되는데 이것은 두 개의 AND게이트와 두 개의 반가산기를 써서 실행할 수 있다.
이런 곱셈의 계산을 생각해서 4bit 양수 2개의 계산 과정을 보면 다음과 같다.

태그 곱셈 승수, Verilog 비트, 결과 곱셈기, 기본 피승수, 개의 계산

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